【ITBEAR科技资讯】7月17日消息，楷登电子(美国 Cadence 公司)今日发布了全新的解决方案——Cadence® Joules™ RTL Design Studio。该解决方案旨在加速寄存器传输级(RTL)设计和实现流程，并提供实用的洞察。据ITBEAR科技资讯了解，这款新工具将为前端设计人员提供统一的界面，集成数字设计分析和调试功能，并在进入实现阶段之前全面优化RTL设计。通过Cadence领先的AI产品系列，用户可以利用生成式AI进行RTL设计探索和大数据分析。Joules RTL Design Studio的推出将大大提升用户在物理估计方面的准确性，最多可将RTL生产力提高5倍，并实现高达25%的结果质量改善。
Cadence Joules RTL Design Studio是Cadence现有Joules RTL Power Solution解决方案的扩展。它通过增加对功率、性能、面积和拥塞(PPAC)的可见性，涵盖了物理设计的各个方面。此外，该工具还提供一系列功能和优势，有助于提升生产力。其中包括独特的智能RTL调试辅助系统，能够提供早期PPAC指标，并在整个设计周期内提供实用的调试信息，从而帮助工程师进行假设分析和探索潜在解决方案，以提升设计性能。此外，Joules RTL Design Studio与Innovus Implementation System、Genus Synthesis Solution和Joules RTL Power Solution共享同一强大的引擎，用户可以通过统一的GUI访问所有分析和设计探索功能，以优化结果质量。
该解决方案还集成了强大的AI技术，与生成式AI解决方案Cadence Cerebrus Intelligent Chip Explorer相结合，用于探索不同的设计空间场景，例如布线图优化、频率和电压权衡。此外，Cadence Joint Enterprise Data and AI(JedAI)平台可用于趋势和洞察分析，针对不同的RTL版本或前几代项目进行分析。同时，工程师可以逐步运行lint检查器，以提前排除数据和设置问题，减少错误并缩短设计完成时间。另外，统一界面为RTL设计人员提供了友好高效的使用体验，可反馈物理实现情况，定位并分类违例问题，分析瓶颈所在，并进行RTL、原理图和layout的交互查询。
Cadence高级副总裁兼数字与签核事业部总经理Chin-Chi Teng博士表示：“现在，RTL设计人员可以快速获取PPAC调试所需的所有物理信息。以往，他们只能等到实现阶段才能获得这些信息，而这个过程短则几天，长则数周。Joules RTL Design Studio让设计人员可以尽早发现并及时解决各种挑战，最终加快产品上市。我们的此番努力再次兑现了我们的初始目标：将RTL收敛速度提升5倍，并实现25%的结果质量改善。”
Joules RTL Design Studio作为Cadence数字全流程解决方案的一部分，将帮助客户加快设计收敛。该工具与更广泛的流程支持公司的智能系统设计(Intelligent System Design™)战略，旨在实现系统级芯片(SoC)卓越设计。
